СИНТЕЗ СХЕМЫ УМНОЖИТЕЛЯ БУТА

АННОТАЦИЯ

У каждого процессора есть АЛУ, которое выполняет различные арифметические операции, работа представляет собой синтез алгоритма умножителя Бута.

Ключевые слова։ умножитель, АЛУ, алгоритм Бута, синтез.

В цифровых системах числа представляются в двоичной системе счисления (позиционная система с основанием 2)․ Для представления чисел в компьютерах применяются две формы с фиксированной запятой для представления целых чисел и с плавающей запятой для представления действительных чисел – целых и дробных․ Используют три способа кодирования отрицательных чисел։ прямой код, обратный код и дополнительный код․

По сравнению со сложением и вычитанием умножение – более сложная операция как при программной, так и при аппаратной реализации. В вычислительных машинах применяются различные алгоритмы умножения и, соответственно, различные схемы построения операционных блоков умножения. Методы ускорения умножения можно условно разделить на логические, позволяющие сократить время вычисления за счет более эффективных алгоритмов умножения, в частности за счет применения избыточных систем счисления и систем с основанием, которое больше двух, и аппаратный упор делается на схемное сокращение времени вычисления и суммирования частичных произведений․ Наиболее известным и распространенным представителем этой группы логических методов, ускорения операции умножения является алгоритм Бута. На практике большее распространение получила модификация алгоритма Бута, где количество операций сложения при любом сочетании единиц и нулей в множителе всегда равно n/2. В модифицированном алгоритме производится перекодировка цифр множителя из стандартной двоичной системы {0, 1} в избыточную систему {, , 0, 1, 2}, где каждое число представляет собой коэффициент. Логика работы модифицированного алгоритма Бута показана в таблице 1 [1].

Таблица 1.

Алгоритм Бута

В данной схеме анализ множителя идет сразу на четырех младших разрядах․ Структура устройства приведена на рисунке 1․

Рисунок 1․ Структура устройства умножения (модифицированный алгоритм Бута)

Сомножители помещаются при запуске операции по сигналу Multiply в регистры RA и RB, а в дополнительный регистр RB_-1 записывается 0. ACC – это аккумулятор, а CT – это счетчик тактов синхросигнала․ Анализ младших разрядов RB регистра производится с помощью MUX. FSM – это управляющее устройство․

Блок-схема алгоритма умножения Бута показана на рисунке 2․

Рисунок 2․ Блок-схема алгоритма умножения (модифицированный алгоритм Бута)

Синтез схемы начинается с этапа описания схемы на языке Verilog на уровне абстракции RTL. Процесс цифрового проектирования показан на рисунке 3.

Рисунок 3. Алгоритм автоматизированного проектирования

Часть описания RTL показана ниже.

После описания на RTL начинается процесс функциональной проверки, после чего выпoлняется синтез схемы. Результат синтеза умножителя показан на рисунке 4.

Рисунок 4. Схема умножителя

На завершающем этапе проводится формальная проверка, в результате которой проверяется идентичность синтезированной схемы и входного описания на основе математических моделей.

Заключение․ В работе представлен процесс электронного автоматизированного проектирования цифровых схем, а также разработка быстродействующего умножителя, работающего по модифицированному алгоритму Бутa.

Cписок литературы:

1. Организация ЭВМ и систем. Фундаментальный курс по архитектуре и структуре современных компьютерных средств / С.А․ Орлов, Б.Я․ Цилькер. 2-е изд. – Питер, 2011. – 688 с
2. Electronic Design Automation for IC Implementation, Circuit Design, and Process Technology / Edit. by Luciano Lavagno, Igor L. Markov, Grant Martin, Louis K. Scheffer. – CRC Press, 2016. – 798 p.